電子元器件的走線方式和布線規則

一、電子元器件走線方式  

1 )時鐘的布線：  

時鐘線是對EMC影響最大的因素之一。在時鐘線上應少打過孔，盡量避免和其它信號線并行走線，且應遠離一般信號線，避免對信號線的干擾。同時應避開板上的電源部分，以防止電源和時鐘互相干擾。  

如果板上有專門的時鐘發生芯片，其下方不可走線，應在其下方鋪銅，必要時還可以對其專門割地。對于很多芯片都有參考的晶體振蕩器，這些晶振下方也不應走線，要鋪銅隔離。  

2) 直角走線：  

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一，那么直角走線究竟會對信號傳輸產生多大的影響呢?  

從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。  

直角走線的對信號的影響就是主要體現在三個方面： 拐角可以等效為傳輸線上的容性負載，減緩上升時間;阻抗不連續會造成信號的反射;直角尖端產生的EMI。  

3) 差分走線：  

差分信號(Differential Signal)在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計。  

定義：通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。  

差分信號和普通的單端信號走線相比，最明顯的優勢體現在以下三個方面：  

抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。  

能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。  

時序定位精確，由于差分信號的開關變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。  

目前流行的LVDS(low voltage differential signaling)就是指這種小振幅差分信號技術。  

對于PCB工程師來說，最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。  

等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量;等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差分走線的要求之一。

二、電子元器件布線規則

1) 走線的方向控制規則：  

即相鄰層的走線方向成正交結構。避免將不同的信號線在相鄰層走成同一方向，以減少不必要的層間竄擾;當由于板結構限制(如某些背板)難以避免出現該情況，特別是信號速率較高時，應考慮用地平面隔離各布線層，用地信號線隔離各信號線。  

2) 走線的開環檢查規則：  

一般不允許出現一端浮空的布線(Dangling Line)， 主要是為了避免產生"天線效應"，減少不必要的干擾輻射和接受，否則可能帶來不可預知的結果。  

3) 阻抗匹配檢查規則：  

同一網絡的布線寬度應保持一致，線寬的變化會造成線路特性阻抗的不均勻，當傳輸的速度較高時會產生反射，在設計中應該盡量避免這種情況。  

在某些條件下，如接插件引出線，BGA封裝的引出線類似的結構時，可能無法避免線寬的變化，應該盡量減少中間不一致部分的有效長度。  

4) 走線長度控制規則：  

即短線規則，在設計時應該盡量讓布線長度盡量短，以減少由于走線過長帶來的干擾問題，特別是一些重要信號線，如時鐘線，務必將其振蕩器放在離器件很近的地方。  

對驅動多個器件的情況，應根據具體情況決定采用何種網絡拓撲結構。  

5) 倒角規則：  

PCB設計中應避免產生銳角和直角， 產生不必要的輻射，同時工藝性能也不好。  

6) 器件去耦規則：  

在印制版上增加必要的去耦電容，濾除電源上的干擾信號，使電源信號穩定。  

在多層板中，對去耦電容的位置一般要求不太高，但對雙層板，去藕電容的布局及電源的布線方式將直接影響到整個系統的穩定性，有時甚至關系到設計的成敗。  

在雙層板設計中，一般應該使電流先經過濾波電容濾波再供器件使用。  

在高速電路設計中，能否正確地使用去耦電容，關系到整個板的穩定性。