超實用的PCB布局布線規則

一、布局

元器件布局的10條規則：

1. 遵照“先大后小，先難后易”的布置原則，即重要的單元電路、核心元器件應當優先布局．

2. 布局中應參考原理框圖，根據單板的主信號流向規律安排主要元器件．

3. 元器件的排列要便于調試和維修，亦即小元件周圍不能放置大元件、需調試的元、器件周圍要有足夠的空間。

4. 相同結構電路部分，盡可能采用“對稱式”標準布局；

5. 按照均勻分布、重心平衡、版面美觀的標準優化布局；

6. 同類型插裝元器件在X或Y方向上應朝一個方向放置。同一種類型的有極性 分立元件也要力爭在X或Y方向上保持一致，便于生產和檢驗。

7. 發熱元件要一般應均勻分布，以利于單板和整機的散熱，除溫度檢測元件以外的溫度敏感器件應遠離發熱量大的元器件。

8. 布局應盡量滿足以下要求:總的連線盡可能短，關鍵信號線最短；高電壓、大電流信號與小電流，低電壓的弱信號完全分開；模擬信號與數字信號分開；高頻信號與低頻信號分開；高頻元器件的間隔要充分。

9、去耦電容的布局要盡量靠近IC的電源管腳，并使之與電源和地之間形成的回路最短。

10、元件布局時,應適當考慮使用同一種電源的器件盡量放在一起, 以便于將來的電源分隔。

二、布線

（1）布線優先次序

鍵信號線優先：摸擬小信號、高速信號、時鐘信號和同步信號等關鍵信號優先布線

密度優先原則：從單板上連接關系最復雜的器件著手布線。從單板上連線 最密集的區域開始布線

注意點：

a、盡量為時鐘信號、高頻信號、敏感信號等關鍵信號提供專門的布線層，并保證其最小的回路面積。必要時應采取手工優先布線、屏蔽和加大安全間距等方法。保證信號質量。

b、電源層和地層之間的EMC環境較差，應避免布置對干擾敏感的信號。

c、有阻抗控制要求的網絡應盡量按線長線寬要求布線。

（2）四種具體走線方式                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                              

1 、時鐘的布線：

時鐘線是對EMC 影響最大的因素之一。在時鐘線上應少打過孔，盡量避免和其它信號線并行走線，且應遠離一般信號線，避免對信號線的干擾。同時應避開板上的電源部分，以防止電源和時鐘互相干擾。

如果板上有專門的時鐘發生芯片，其下方不可走線，應在其下方鋪銅，必要時還可以對其專門割地。對于很多芯片都有參考的晶體振蕩器，這些晶振下方也不應走線，要鋪銅隔離。

2、直角走線:

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一，那么直角走線究竟會對信號傳輸產生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。

直角走線的對信號的影響就是主要體現在三個方面：

一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；

二是阻抗不連續會造成信號的反射；

三是直角尖端產生的EMI。

3、差分走線:

參看：Altium Designer -- 差分布線和阻抗匹配差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計.定義:通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。差分信號和普通的單端信號走線相比，最明顯的優勢體現在以下三個方面：

a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

c.時序定位精確，由于差分信號的開關變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。對于PCB工程師來說，最關注的還是如何確保在實際走線中能完全發揮差分走線的這些優勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。

等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差分走線的要求之一。

4、蛇形線:

蛇形線是Layout中經常使用的一類走線方式。其主要目的就是為了調節延時，滿足系統時序設計要求。設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，布線時要盡量避免使用。但實際設計中，為了保證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。